FPGA Hardware-Entwurf, 4th Edition

Abb. 3.44: CMOS-SRAM-Zelle: Die eigentliche Speicherzelle besteht aus zwei kreuzgekoppelten Invertern und entspricht damit einer Latch-Schaltung, vgl. z. B. Abbildung 3.37. Die 6-Transistorzelle nach a) liefert auf der Bitleitung BL den zur Bitleitung BL invertierten Wert und damit ein Differenzsignal. Die 5-Transistorzelle nach b) treibt nur eine Bitleitung BL. In beiden Fällen erfolgt die Auswahl einer Speicherzelle über die Wortleitung WL, welche mit einer ′1′ die Auswahl-NMOSFETs leitend schaltet; die NMOSFETs werden als Pass-Transistoren betrieben, siehe Abschnitt 3.3.2.

Da die Zellgröße entscheidend ist für die Speicherdichte – und damit ...